本发明公开了一种增强的基于导通时间SCR的静电放电(ESD)保护电路及其操作方法和设计结构。所述增强的基于导通时间可控硅整流器(SCR)的静电放电(ESD)保护电路包括与NPN基极串联的集成JFET。
1.一种增强的基于导通时间可控硅整流器SCR的静电放电ESD保护电路,其包括与NPN基极和p阱电阻器串联的集成JFET器件,其中,所述JFET器件的接地节点由I/O垫片进行栅极控制。
2.如权利要求1所述的静电放电ESD保护电路,其中,所述JFET器件防止SCR错误触发。
3.如权利要求1所述的静电放电ESD保护电路,其中,所述JFET器件在ESD事件期间允许高电阻接触,其与常规操作相比降低了触发电流/电压。
4.如权利要求3所述的静电放电ESD保护电路,其中,所述JFET器件减少所述SCR的导通时间。
5.如权利要求3所述的静电放电ESD保护电路,其中,在ESD事件期间夹断所述JFET器件。
6.如权利要求3所述的静电放电ESD保护电路,其中,当所述JFET器件的夹断栅极电压在3V至5V的范围中时,形成所述高电阻接触。
7.如权利要求1所述的静电放电ESD保护电路,其中,与ESD事件相比,所述JFET器件在常规操作期间允许低电阻。
8.如权利要求7所述的静电放电ESD保护电路,其中,当I/O垫片电压为0V至3V时提供所述低电阻。
9.如权利要求1所述的静电放电ESD保护电路,其中,所述JFET器件具有比导通电阻高三个数量级的关断电阻。
10.如权利要求1所述的静电放电ESD保护电路,其中,所述JFET器件具有3V至5V范围中的夹断电压。
11.如权利要求10所述的静电放电ESD保护电路,其中,所述JFET器件的夹断增大SCR电阻并减小触发电流。
12.一种操作增强的基于导通时间可控硅整流器SCR的静电放电ESD保护电路的方法,所述ESD保护电路包括与NPN基极和p阱电阻器串联的集成JFET器件,所述方法包括通过使所述JFET器件的电阻增大来减小触发电流,以及,当栅极电压为高时,提高所述JFET器件的电阻。
13.如权利要求12所述的方法,其中,当I/O垫片电压为0V至3V时,所述JFET器件用作为旁路或低电阻器件。
14.如权利要求12所述的方法,其中,当I/O垫片电压为0V至3V时,所述JFET器件用作为导通器件,从而对地提供低电阻。
15.一种在机器可读数据存储介质上编码的硬件描述语言HDL设计结构,所述HDL设计结构包括元素,当在计算机辅助设计系统中处理所述元素时,所述元素生成可控硅整流器SCR的计算机可执行表示,其中,所述SCR包括与NPN基极和p阱电阻器串联的集成JFET器件。
16.如权利要求15所述的设计结构,其中,所述设计结构包括网络列表。
17.如权利要求15所述的设计结构,其中,所述设计结构驻留在存储介质上,作为用于集成电路的布局数据的交换的数据格式。
18.如权利要求15所述的设计结构,其中,所述设计结构驻留在可编程门阵列中。技术领域
本发明涉及一种可控硅整流器(SCR),更具体地涉及一种增强的具有集成JFET(结场效应管)的基于导通时间SCR的静电放电(ESD)保护电路、操作方法以及设计结构。
背景技术
二极管串触发的可控硅整流器(SCR)正变为用于高频I/O的主要静电放电(ESD)器件,并且其在小电压岛电源(低电压应用)上的使用正变得越来越流行。然而,这样的器件具有矛盾的需求。例如,ESD器件要求低触发电流,但,对于SCR的常规操作需要较高的SCR触发电流,以避免错误触发,而在ESD事件期间快速导通(turn-on)。图1a示出了传统的基于二极管串触发的可控硅整流器(DTSCR)的静电放电(ESD)器件的示意图。更具体地,图1a示出了三个一串的二极管的双井ESDxa0DTSCR的示意图。在此表示中,三个二极管串联,并且第四个二极管在SCR的主体中。SCR还包括电阻器Rpw和电阻器Rnw。本领域的技术人员应该理解,该三个二极管的串确定DTSCR的触发点电压。即,该二极管串控制导通SCR的电压。例如,在操作中,触发(Itrig)二极管串来控制电压,以便导通SCR。而且,在操作中,在正模式ESD事件期间,ESDxa0DTSCR将ESD电流释放到地上。图1b示出了图1a的传统的基于DTSCR的静电放电(ESD)器件的布局视图。更具体地,图1b示出了具有交叉耦接的双极晶体管的、与触发二极管集成的SCR的剖面图。在图1b中,SCR包括P阱中的P+扩散和N+扩散(PNP)、以及N阱中的P+扩散和N+扩散(NPN)。电阻器Rpw被提供在P阱中,以及电阻器Rnw在N阱中。应该很好理解,电流(Itrig)的幅度与衬底电阻成比例。图2示出了图1a和图1b的传统的基于DTSCR的静电放电(ESD)器件的、电压对比电流的图。如该图中所示,在Von处,图1a的四个二极管被导通,并且SCR开始传导电流。在Vtrig、Itrig处,二极管中有足够的电流,以便使SCR进入导通状态。即,触发(Itrig)二极管串来导通SCR。在Vh、Ih处,电流不再传导通过二极管。而是,在此阶段,电流传导通过SCR,以通过PNPN接地端子而接地。如上所注,电流Itrig的幅度与衬底电阻Rpw成比例。即,Itrig被Rpw控制。如此,如果期望Itrig较低,则必须使提高的衬底电阻(Rpw)较高。而且,如果期望Itrig较高以触发SCR,则必须具有较低的Rpw,其将需要较大的外部二极管。但,较大的外部二极管耗费面积与电容。例如,参考图1b,为了提高Rpw和降低Itrig,必须将Rpw向图1b的左侧移动,从而增加了结构的总面积,其进一步浪费宝贵的衬底资源。因此,本领域中存在克服上述缺陷和限制的需求。
发明内容
在本发明的第一方面中,增强的基于导通时间可控硅整流器(SCR)的静电放电(ESD)保护电路包括与NPN基极串联的集成JFET。在本发明的另一方面中,增强的包括与NPN基极串联的集成JFET的基于导通时间可控硅整流器(SCR)的静电放电(ESD)保护电路的操作包括通过使JFET器件的电阻增加而降低触发电流。在本发明的另一方面中,提供了在机器可读存储介质中有形实施的设计结构,用于设计、制造或测试集成电路。该设计结构包括本发明的结构。在其它实施例中,在机器可读数据存储介质上编码的硬件描述语言(HDL)设计结构包括元素,当在计算机辅助设计系统中处理所述元素时,所述元素生成具有集成JFET的基于SCR的ESD保护器件的机器可执行表示,该ESD保护器件包括本发明的结构。在其它实施例中,在计算机辅助设计系统中提供用于生成具有集成JFET的基于SCR的ESD保护器件的功能设计模型的方法。该方法包括生成具有集成JFET的基于SCR的ESD保护器件的结构元素的功能表示。
附图说明
下面,参照多个附图,以本发明的示例实施例的非限制性示例的方式,在详细描述中说明本发明。图1a示出了传统的基于二极管串触发的可控硅整流器(DTSCR)的静电放电(ESD)器件的示意图;图1b示出了图1a的传统的基于DTSCR的静电放电(ESD)器件的剖面布局视图;图2示出了传统的基于DTSCR的静电放电(ESD)器件的、电压对比电流的图;图3示出了根据本发明的方面的、具有集成JFET器件的基于DTSCR的静电放电(ESD)器件的示意图;图4示出了根据本发明的方面的、具有集成JFET器件的基于DTSCR的静电放电(ESD)器件的、电压对比电流的图;以及图5是在半导体设计、制造以及/或者测试中使用的设计处理的流程图。
具体实施方式
本发明涉及可控硅整流器(SCR),并且更具体地涉及增强的具有集成JFET的基于导通时间SCR的静电放电(ESD)保护电路、操作方法以及设计结构。有利地,与NPN基极串联的JFET的使用在常规芯片操作期间允许低电阻接触,从而其在防止SCR错误触发上有利。另一方面,与NPN基极串联的JFET的使用在ESD事件期间允许高电阻(夹断(pinchxa0off)JFET)接触,从而其在降低触发电流/电压上有利。后一特征减少了SCR的导通时间。因此,在实施例中,JFET在常规操作期间允许“低电阻”(例如,在I/O垫片上约为3V或更小),而在ESD事件期间产生高电阻(例如,在I/O垫片上约为4至5V)。图3示出了根据本发明的方面的、具有集成JFET器件的基于DTSCR的静电放电(ESD)器件的示意图。具体地,DTSCRxa010包括三个二极管串联的二极管串12。DTSCRxa010还包括JFET器件14,其与P阱中的电阻器16串联。在操作中,当栅极电压较高时,可以将JFET设计为使该电阻较高,其降低触发电流Itrig;然而,当栅极电压较低时,可以将JFET设计为使该电阻较低。图3还示出了连接到传统I/O垫片18的DTSCRxa010。I/O垫片18可以连接到任何类型的I/O电路20。在实施例中,P阱电阻器16由I/O垫片18进行栅极控制。在实施例中,JFET器件14可以具有在3V至5V范围中的夹断电压。JFET器件14的夹断将提高SCR电阻,其接着降低触发电流Itrig。较低的触发电流对于ESD事件是有利的。此外,JFET器件14具有比“导通”电阻高约三个数量级或更多的“关断”电阻。因此,JFET器件14在常规操作期间允许到NPN的基极的“低”电阻,而在ESD事件期间允许“高”电阻,对于这里所讨论的理由,这两者都是有利的。更具体地,在操作中,当I/O垫片电压较低(例如约0V至3V)时,JFET器件14将类似旁路或低电阻器件。在功能模式期间,例如,I/O垫片电压约0至3.6V,JFET器件14类似导通器件,从而提供到地的低电阻。因此,当I/O垫片电压为约0至3.6V时(例如,功能模式),Itrig可以较高,因为JFET器件14是导通的。在非ESD模式中,该电阻在低电阻状态中(例如,约0V至3.6V)。在此模式中,JFET器件14不被夹断。图4示出了根据本发明的方面的、具有集成JFET器件的基于DTSCR的静电放电(ESD)器件的、电压对比电流的图。更具体地,图4示出了图3的DTSCR的操作。如所示的,在具有JFET的情况,触发电流Itrig更低。因此,本领域的技术人员应该理解,通过夹断JFET器件14,可以在ESD事件期间使JFET具有高电阻。JFET器件14的夹断将提高SCRxa010的电阻,其接着提供更低的Itrig。触发电流Itrig对于ESD事件而降低。图5是在半导体设计、制造以及/或者测试中使用的设计处理的流程图。图5示出了例如在半导体IC逻辑设计、仿真、测试、布局和制造中使用的示例设计流程900的框图。设计流程900包括处理、机器和/或机制,用于处理设计结构或器件以生成上面描述且图3中示出的设计结构和/或器件的逻辑或另外功能上的等效表示。设计流程900处理和/或生成的设计结构可以被编码在机器可读传输或存储介质上,以包括数据和/或指令,当在数据处理系统上执行或另外处理所述数据和/或指令时,所述数据和/或指令生成硬件组件、电路、器件或系统的逻辑、结构、机械或另外功能上的等效表示。机器包括但不限制于在IC设计处理(诸如设计、制造或仿真电路、组件、器件或系统)中使用的任何机器。例如,机器可以包括:光刻机器、用于生成掩膜的机器和/或设备(例如,电子束刻写器)、用于仿真设计结构的计算机或设备、在制造或测试处理中使用的任何装置、或者用于将设计结构的功能上的等效表示编程到任何介质中的任何机器(例如,用于对可编程门阵列进行编程的机器)。设计流程900可以根据所设计的表示的类型而变化。例如,用于建立专用IC(ASIC)的设计流程900可与用于设计标准组件的设计流程900不同,或者与用于将设计实例化到可编程阵列(例如,由ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="190"/>公司或ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="192"/>公司提供的可编程门阵列(PGA)或现场可编程门阵列(FPGA))中的设计流程900不同。图5示出了多个这种设计结构,包括优选由设计处理910处理的输入设计结构920。设计结构920可以是由设计处理910生成和处理以产生硬件器件的逻辑上的等效功能表示的逻辑仿真设计结构。设计结构920也可以或替代地包括数据和/或程序指令,当设计处理910处理所述数据和/或程序指令时,所述数据和/或程序指令生成硬件器件的物理结构的功能表示。不论是否表示功能和/或结构设计特征,都可以使用电子计算机辅助设计(ECAD)生成设计结构920,诸如通过核心开发者/设计者来实施。当被编码在机器可读数据传输、门阵列或存储介质上时,设计结构920可以被设计处理910内的一个或多个硬件和/或软件模块访问和处理,以仿真或另外在功能上表示电子组件、电路、电子或逻辑模块、装置、器件、或系统,诸如图3中所示的那些。如此,设计结构920可以包括包含人和/或机器可读的源代码的文件或其它数据结构、经编译的结构以及计算机可执行代码结构,当所述结构被设计或仿真数据处理系统处理时,在功能性上仿真或另外表示硬件逻辑设计的电路或其它级。这种数据结构可以包括硬件描述语言(HDL)设计实体、或符合和/或兼容更低级HDL设计语言(诸如Verilog和VHDL)以及/或者更高级设计语言(诸如C或C++)的其它数据结构。设计处理910优选地采用并合并硬件和/或软件模块,用于合成、翻译、或者另外处理图3中所示的组件、电路、器件或逻辑结构的设计/仿真功能等效物,以生成网络列表980,其可以包含诸如设计结构920的设计结构。网络列表980可以包括例如表示布线、分离组件、逻辑门、控制电路、I/O器件、模块等的列表的经编译或另外处理的数据结构,该列表描述集成电路设计中与其它元件和电路的连接。网络列表980可以使用迭代处理来合成,在所述迭代处理中,根据器件的设计规范和参数将网络列表980重新合成一次或多次。如与这里描述的其它设计结构类型一样,网络列表980可以被记录在机器可读数据存储介质上,或被编程到可编程门阵列中。所述介质可以是非易失性存储介质(诸如磁或光盘驱动器)、可编程门阵列、小型闪存、或其它闪存。附加地,或替代地,所述介质可以是系统或高速缓冲存储器、缓冲空间、或者可以在其上传输数据分组并经由因特网立即存储该数据分组的电或光导器件和材料、或者其它网络适用部件。设计处理910可以包括硬件和软件模块,用于处理包括网络列表980的多种输入数据结构类型。这样的数据结构类型可以驻留在例如库元件930内,并且,对于给定的制造技术(例如,不同的技术节点,32nm、45nm、90nm等)而包括一组公用的元件、电路和器件,其包括模块、布局和符合表示。数据结构类型还可以包括设计规范940、特性数据950、校验数据960、设计规则970和测试数据文件985,测试数据文件985可以包括输入测试图案、输出测试结果以及其它测试信息。设计处理910还可以包括例如标准机械设计处理,诸如应力分析、热分析、机械事件仿真、用于诸如铸造、成型和模具(die)压力形成的操作的工艺仿真,等等。机械设计领域中的普通技术人员可以理解,设计处理910中使用的可能的机械设计工具和应用的范围不偏离本发明的范围和精神。设计处理910还可以包括用于执行标准电路设计处理(诸如时序分析、校验、设计规则检查、放置和路由操作,等等)的模块。设计处理910采用并合并逻辑和物理设计工具(诸如HDL编译器和仿真模块建立工具),来处理设计结构920以及连同任何附加的机械设计或数据(如果适用)一起的所描述的支持数据结构中的某些或全部,以生成第二设计结构990。设计结构990以用于交换机械器件与结构的数据的数据格式(例如,以IGES、DXF、Parasolidxa0XT、JT、DRG或任何其它用于存储或呈现这样的机械设计结构的合适的形式存储的信息)驻留在存储介质或可编程门阵列上。与设计结构920类似,设计结构990优选地包括一个或多个文件、数据结构或其它计算机编码数据或指令,它们驻留在传输或数据存储介质上,且当被ECAD系统处理时生成图3中所示的本发明的实施例中的一个或多个的逻辑上或另外功能上的等效形式。在一个实施例中,设计结构990可以包括在功能上仿真图3中所示的器件的经编译的可执行HDL仿真模型。设计结构990还可以采用用于交换集成电路的布局数据的数据格式、以及/或者符号数据格式(例如,以GDSII(GDS2)、GL1、OASIS、映射文件、或用于存储这种设计数据结构的任何其它合适的格式存储的信息)。设计结构990可以包括诸如符号数据、映射文件、测试数据文件、设计内容文件、制造数据、布局参数、布线、金属层、通孔、形状、用于穿过制造线而路由的数据、以及制造者或其它设计者/开发者所需要的任何其它数据的信息,以产生上述如图3所示的器件或结构。设计结构990接着可以进入阶段995,其中,例如,设计结构990:进行流片(tape-out),送去制造,送去掩模工作室,发送到另一设计工作室,发送回给客户,等等。如上所述的方法被用在集成电路芯片的制造中。制造者可以将所得到的集成电路芯片以原始晶片形式(即,作为具有多个未封装的芯片的单晶片)、作为裸片、或者以封装的形式发布。在后一情况中,将芯片装配在单芯片封装(诸如塑料载体,具有附在母板或其他更高层载体上的导线)中、或者多芯片封装(诸如陶瓷载体,其具有表面互连或掩埋互连或者两者)中。在任何情况中,接着将芯片与其它芯片、分离电路元件和/或其它信号处理器件集成,作为(a)中间产品(诸如母板)或者(b)终端产品的一部分。该终端产品可以是包括集成电路芯片的任何产品,从玩具和其它低端应用到具有显示器、键盘或其它输入装置以及中央处理器的先进计算机产品。这里使用的术语仅是为了描述具体实施例的目的,而不意在限制本发明。如这里所使用的,单数形式“一个”也意在包括复数形式,除非上下文清楚表示不是如此。还应该理解,术语“包括”和/或“包含”当在此说明书中使用时,表示所述特征、整数、步骤、操作、元素和/或组件的出现,而不排除一个或多个其它特征、整数、步骤、操作、元素、组件和/或它们的组的出现或增加。权利要求中的所有装置或步骤以及功能元件的对应结构、材料、动作和等效物(如果适用)意在包括任何结构、材料或动作,用于执行与具体要求保护的其它元素组合的功能。为了示例性说明和描述的目的呈现了本发明的描述,但其不意在穷举,也不意在限制于所公开的形式中的本发明。在不偏离本发明的范围和精神的情况下,许多修改和变型对于本领域的技术人员来说很显然。选择和描述了实施例,以便最好地说明本发明的原理和实际应用,并且使本领域的其它普通技术人员能够理解本具有各种修改的各种实施例的发明适合于所预期的特定使用。因此,虽然以实施例的方式描述了本发明,但本领域的技术人员将认识到可以在所附权利要求的精神和范围内通过修改实践本发明。